2025年 本格稼働！2nm 最先端トランジスタとは？？ TSMC,Samsung,INTEL、そして、日本の半導体メーカーの挑戦はいかに！？
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- Опубліковано 7 лют 2025
- 導体技術の進化は、微細化と性能向上を中心に進められてきました。従来のFinFET構造は限界に達し、次世代トランジスタとして注目されるのがGate All Around（GAA）技術です。GAAはゲートがチャネルを四方から囲む構造を持ち、さらに小型化と高効率を実現します。2022年にはSamsungがGAAを採用した3nmトランジスタ「MBCFET」の量産を開始し、TSMCやIntelもGAA技術の導入を進めています。
ラピダスはIBMと連携し、EUV露光装置を活用して2ナノプロセスに挑戦しています。さらに、GAAを進化させたフォークシートFETやCFETなど、次世代の微細化技術が研究開発されています。これらは3次元構造や新材料の採用を通じて、さらなる集積度と効率を追求するものです。
AIの進化により半導体設計の効率化が進む中、ラピダスには国内外の最先端技術と連携し、日本発の技術で半導体産業の未来を切り開くことが期待されています。
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大変勉強になりました。この業界で働く身としてこれからも頑張っていこうと思います。
非常に分かり易い動画をありがとうございます。
ちなみに「漏れ電流」は穴や隙間があるのではなく、確率的な漏れです。量子力学の話です。
そうなんだすごいね！
スゴインダゾ！
スケール的に量子力学の確率も考慮にいれないといけないのか大変だなあ
トンネル効果ですね
原子レベルの微小スケールになると絶縁体であっても確率的にすり抜けてしまう現象です
まるで壁を通り抜ける幽霊ですね
江崎ダイオードの論文を読めば、漏れではなく、電子が空間を何故か移動する現象で、空間に電子が抜けていないにも関わらず、移ってしまうことが読み取れます。
まあミクロの部分は、想像を超えてますよ。
これが、マクロに拡大されると、ワープですからね。
まだまだ進化するんですね？
今後が楽しみです。
ありがとうございました。
インテルのパワービアの構造図は初めて見たので収穫でした。もう金属原子10個分くらいの世界ですね
エフイーティとフェット という言い方を分けて使い分けれている。
「特にMOSFETはエフイーティと呼び、最近の微細化技術の略語はフェットと呼ぶこと。」
これは、素晴らしいと思います。わかる人にしかわからないかもしれませんが、
こういった方の解説がとても重要だと思います。
素晴らしい解説ありがとうございます。
半導体業界にいますが、微細化云々は特に呼び方に関係ないです。
実は人による略し方の癖の違いなだけで、意味は変わらないのでどっちで使っても大丈夫です。
大変分かりやすく簡潔で映像もとても素晴らしく思わずチャンネル登録しました、ありがとうございます！他の動画や新作楽しみにしています
先端半導体の説明として非常に良いですね。
話題のズームインズームアウトが上手くて、めっちゃわかりやすいです！
何が課題で、どのように進化したのか、今後のビジョンが理解できたと思います！
この動画の内容、
令和の電子立国(NHKドキュメンタリー)やな...
それくらいの変革の時代なんやなぁ
わかりやすい解説動画ありがとうございます
半導体の集積化はGAAまでかなと思ってます。ラピダス頑張れ！
とても分かりやすい動画でした！特に 積層技術については、わかっていない人が多く、トランジスタから会話の内容が進歩していません。
縦に積み上げると排熱大変そう
なるほど、プレーナー型やフィン型は首を手で絞めるような感じなのに対して、ゲート・オール・アラウンドはロープでを絞めて血行を確実に止めるような原理なんですね！
大変勉強になりました、ありがとうごさいます！
わかりやすい良い説明ですねアニメーションは借り物だと思うけどきれい
GAAは完全4面ゲートだけれど同じ考え方でバルク基板から作るΔ型とかΩ型みたいな断面のFET試作は90年代の日本でもやっていましたよ
high-kメタルゲートの混沌とした試行錯誤の時代に日本企業はみな脱落してしまったことが残念ですが商売下手だから仕方ない
ロードマップ上はその先は2D材料ということになっているけれどナノシート～PN縦積みのCFETの壁は高いと思います
ナノシートで引っ張ってる間にラピダスの人たちも追いついてくることを期待しています
今ラピダスにいるひとたちには日本でプレナーからFinFETの研究開発を引っ張ってきた人たちが何人もいます
きっと後進を育てて半導体技術を残してくれると期待しています
スバらしすぎる。ええんですかあ。こんな動画ただで見れて。
トランジスタ自体はもちろん、トランジスタとトランジスタの間の配線を短くすると電子の移動速度が速くなり、今までは不可能だった動作が出来る様になります。
熱的に微細化には限界があるでしょうが、新素材や新たな冷却方法で何らかのブレイクスルーがあれば乗り越えていくのでしょう。
最先端の半導体の解説をどうもありがとうございました。
こんな世界に飛び入り参加しようとしているラピダスは無謀ですね。🙂
日本の最先端半導体工場はTSMCグループとラピダスグループの2大企業がパターン幅2nm競争をしている。
そこにサムソンが社運をかけ競っている。TSMCは台湾企業で開発水準を先導しと開発資金を
内部留保している。ラピダスは２nmパターン開発を完了し、前工程と後行程の一環生産ラインを建設し
量産化と歩留まり改善を目指している。サムソンは対中輸出規制され、販売先が細っている。
日本はオランダASML製EUV露光装置500億円/台を内製すべく進撃開始している。
２ナノ時代の次はあるんでしょうか？
量子の限界を超えられるのかな
Intelは、そもそもトランジスタの微細化ではなく、X86 命令が問題なので、これの決別をしないと話にならない。
遅い。
実行コードが大きくなる。
命令数が多すぎる。
高速化するのに、クロックしか対応がない。
など様々な問題を抱えていることが問題である。
実際これほど使い物にならない X86 に高額な資金を出す人、完全なる情弱です。
GAAの内部にあるN(egative)型半導体がどのように働くのかが理解出来なかった。
憶測を前提にすると電圧層に穴を空け、絶縁体でコーティングを行いN(egative)型半導体を充填し、P(ositive)型半導体で挟む形と考えてますが間違いでしょうか。
トランジスタ自体の微細化も重要だけど接続方法はどうやっているのかしら？
GAA構造だと各シートぶち抜いてコンタクトホールを加工してメタルビアあける？
サイドコンタクトだと接触抵抗大きくなりそうだしどうするのかな？
ラピダスめっちゃ本気だ がんばってほしー
リーク電流が気になります･･･
２ｎｍというとシリコンSi原子が最大９個しか並ばない長さ。ただし、ナノシート構造ではシート方向には長いので量子サイズ効果の悪影響がない。ただし、それを微細化と言ってよいのだろうか？
GAA以降はコスト競争になると思ってます。装置メーカーや材料メーカーが競争圧力にさらされるんではないか？
バックゲートやウェル電極はもう存在しない？
クソ素人やねんけど、次はもう量子コンピュータ来るんかなって思っちゃってたけど、古典コンピュータの革新技術すげぇんやな
量子コンピュータは行列とかの特定の演算にめっちゃ強いだけで古典コンピュータの上位互換ではないはず。古典コンピュータの半導体の能力向上の速度は遅くなってきてるとは思うけどまだしばらくメインストリームだと思う。
後ろ向きの感想ですまない。積層構造は、機械的、熱的に弱そうな印象を持つ。
丈夫な単結晶で土台と繋がってる、今のくし形が、日本にとっての最適解じゃないか？
恐ろしい世界ですね、、、
intelは特許化していないのかな？
原理は既知でも製造工程とか。
いずれにしても日本のメーカーは出る幕なしかな？
AMDにはコアの性能自体は負けてないんだからデータセンター用はXeon に任せて家庭用にはさっさと3D V-Cache搭載モデルをつくってくれ。
到底集積率とか電源周りを強化したところでゲーム性能でのAMDを越せる気がしない。
むしろAMDはデータセンター向けの方が好調なくらいなんだけどね
データセンター向けの収益はintelを上回ったし
そんなちっさな半導体作れるんか
原子が見える大きさと違うの？😁
著作権の問題でとりあえず各社に連絡と通報しました
3次元でっせ
ラピダスはIBMとやるなら、中華だしもしかしたら2nmいけるかな。かなり願望込みだが…
なぜナノの次はピコではなくオングストロームを採用したんだろ？
半導体業界ではÅ（オングストローム）を使うのは割と一般的です。
装置でも表記がナノではなくÅなことが割と多いです。
結合長付近で、かつ次元も含んだ便利な単位だからじゃよ
未来から来た俺からするとまだ3次元か。。。
これcpu自体を大きくする方がよくね？
自分達が使うスマホとかのような小さいデバイスに性能を向上させる為に大きなcpuをつけてしまうと大きさの都合上で他の基板やバッテリーなどが収まらなくなってしまうから、できる限り小さくしようって話だと思う。
歩留まりが下がる
あと配線長が伸びるとクロックを下げなきゃ行けなくなる
CPUの大型化には、以下のようなメリットとデメリットがあります。
メリット:
高性能化: 大きなチップサイズにより、より多くのトランジスタや回路を集積でき、処理能力の向上が期待できます。
発熱管理の向上: チップ面積が増えることで、発熱の分散が可能となり、冷却効率が改善される場合があります。
デメリット:
コスト増加: シリコンウェハーから得られるチップ数が減少し、製造コストが上昇します。
遅延の増加: チップ内の信号伝達距離が長くなり、遅延が増加する可能性があります。
消費電力の増加: 大規模な回路により、消費電力が増加し、電力効率が低下することがあります。
これらの要因から、CPUの小型化（微細化）は、性能向上とコスト効率のバランスを取る上で重要な技術となっています。
ダイを大きくすると不良率が上がるから多くの小さいダイを配線で繋ぐ方が良いかもなー
intelもサムスンも自社のデバイス用の話で、すべてファウンドリーという用語は適切ではないと思う。製造工場というニュアンスで使っているとは思うが。
そう、プレーナ型は、インテルのノイスの発明！です
サムスンやインテルなどのIDMはファウンドリ事業も持ってるんよ、何ならこの事業ロームとかも持ってる
普段kVオーダーを相手にしてるから同じ電気分野なのにこういう超微細系はさっぱり理解が及ばない。
そんな細かくして絶縁破壊しないの?焼損しないの?制御できるの?