Delays in gate level modeling | Gate delays in verilog

Поділитися
Вставка
  • Опубліковано 9 жов 2024
  • verilog code with example of Gate level modeling Delays or Gate delays in verilog.
    how to assign a delay for gate and output waveform is explained.
    _______________________ also find videos here __________________________________
    VLSI Design : • VLSI Design
    Verilog HDL : • Verilog HDL
    Basic Electronics : • Basic Electronics BBEE...
    Network Security : • Playlist

КОМЕНТАРІ • 4

  • @Anand-nx5py
    @Anand-nx5py 3 роки тому +2

    really very good explanation.......
    thanks for the video...
    keep continue 🔥🙏🙏🙏🙏

    • @ExploreElectronics
      @ExploreElectronics  3 роки тому +1

      Sure Anand. Thanks for your continues support and interest.

    • @Anand-nx5py
      @Anand-nx5py 3 роки тому +2

      @@ExploreElectronics sir actually u r video content is really useful for me....
      im really thankful to you

    • @ExploreElectronics
      @ExploreElectronics  3 роки тому

      @@Anand-nx5py 😃 great! thanks for your interest in the subject and keep learning.

Наступне
Автоматичне відтворення
Delay Based Timing Control in verilog | Delays in verilog Behavioral Modeling in Kannada8:41Delay Based Timing Control in verilog | Delays in verilog Behavioral Modeling in Kannada
Delay Based Timing Control in verilog | Delays in verilog Behavioral Modeling in KannadaExplore Electronics
Переглядів 1,6 тис.
Gate Delay and Timing Diagrams5:39Gate Delay and Timing Diagrams
Gate Delay and Timing DiagramsEE Prof Lady
Переглядів 17 тис.
#17 Delays in verilog | Rise time, fall time,turn off delay explained in details with Testbench21:47#17 Delays in verilog | Rise time, fall time,turn off delay explained in details with Testbench
#17 Delays in verilog | Rise time, fall time,turn off delay explained in details with TestbenchComponent Byte
Переглядів 16 тис.
Генерал СБУ Омельченко: Россию ждет полный военный разгром и капитуляция16:27Генерал СБУ Омельченко: Россию ждет полный военный разгром и капитуляция
Генерал СБУ Омельченко: Россию ждет полный военный разгром и капитуляцияВ гостях у Гордона
Переглядів 881 тис.
РОДИТЕЛИ НА ШКОЛЬНОМ ПРАЗДНИКЕ01:00РОДИТЕЛИ НА ШКОЛЬНОМ ПРАЗДНИКЕ
РОДИТЕЛИ НА ШКОЛЬНОМ ПРАЗДНИКЕSIDELNIKOVVV
Переглядів 3,5 млн
Спел так, что ЗАМЕРЛА Красная площадь👏 За Победу, за Россию, за Донбасс! #shorts #добронравов00:17Спел так, что ЗАМЕРЛА Красная площадь👏 За Победу, за Россию, за Донбасс! #shorts #добронравов
Спел так, что ЗАМЕРЛА Красная площадь👏 За Победу, за Россию, за Донбасс! #shorts #добронравовАлександр Добронравов
Переглядів 1,3 млн
I Took An iPhone 16 From A POSTER! 😱📱 #shorts00:18I Took An iPhone 16 From A POSTER! 😱📱 #shorts
I Took An iPhone 16 From A POSTER! 😱📱 #shortsWian
Переглядів 8 млн
Lecture 14- HDL verilog: Behavioral style Event and Level timing control by Shrikanth Shirakol14:43Lecture 14- HDL verilog: Behavioral style Event and Level timing control by Shrikanth Shirakol
Lecture 14- HDL verilog: Behavioral style Event and Level timing control by Shrikanth ShirakolShrikanth Shirakol
Переглядів 878
Introduction to HDL - (i)17:26Introduction to HDL - (i)
Introduction to HDL - (i)the mediocre tutor
Переглядів 2,5 тис.
Initial statement in verilog with examples | Initial and Always blocks (Part 1)5:24Initial statement in verilog with examples | Initial and Always blocks (Part 1)
Initial statement in verilog with examples | Initial and Always blocks (Part 1)Explore Electronics
Переглядів 4,1 тис.
VLSI FOR ALL- GATE LEVEL SIMULATION FLOW | False Path, Multi Cycle Path, Execution Strategy, Signoff44:48VLSI FOR ALL- GATE LEVEL SIMULATION FLOW | False Path, Multi Cycle Path, Execution Strategy, Signoff
VLSI FOR ALL- GATE LEVEL SIMULATION FLOW | False Path, Multi Cycle Path, Execution Strategy, SignoffVLSI FOR ALL
Переглядів 2,1 тис.
Half Adder Design using Gate Level Modeling in ModelSim | Verilog Tutorials17:43Half Adder Design using Gate Level Modeling in ModelSim | Verilog Tutorials
Half Adder Design using Gate Level Modeling in ModelSim | Verilog TutorialsElectro DeCODE
Переглядів 18 тис.
Module 3 - buf /not gates in Verilog - lecture 1413:57Module 3 - buf /not gates in Verilog - lecture 14
Module 3 - buf /not gates in Verilog - lecture 14Nayana K
Переглядів 6 тис.
Interconnect Modeling (Part 1)32:33Interconnect Modeling (Part 1)
Interconnect Modeling (Part 1)VLSI Physical Design
Переглядів 31 тис.
#18 Timing control in verilog | Delay based, Event based,Level sensitive timing control with example25:55#18 Timing control in verilog | Delay based, Event based,Level sensitive timing control with example
#18 Timing control in verilog | Delay based, Event based,Level sensitive timing control with exampleComponent Byte
Переглядів 14 тис.
Modelling Delays in Verilog13:07Modelling Delays in Verilog
Modelling Delays in Verilogvlsi concepts, interview questions, solutions
Переглядів 421
🌭 BBQ Chili Dog Skillet #Shorts00:36🌭 BBQ Chili Dog Skillet #Shorts
🌭 BBQ Chili Dog Skillet #ShortsChefclub Shorts
Переглядів 25 млн
Пофарбувала люк і вийшла...00:28Пофарбувала люк і вийшла...
Пофарбувала люк і вийшла...Afinka
Переглядів 240 тис.
Dad took her, blood pressure soared 180 directly.😡When she came back from the bath, she saw this s00:12Dad took her, blood pressure soared 180 directly.😡When she came back from the bath, she saw this s
Dad took her, blood pressure soared 180 directly.😡When she came back from the bath, she saw this s开心baby
Переглядів 32 млн
这娘俩太坏了！合起伙来欺负爸爸 #funny #萌娃 #搞笑#cutebaby00:20这娘俩太坏了！合起伙来欺负爸爸 #funny #萌娃 #搞笑#cutebaby
这娘俩太坏了！合起伙来欺负爸爸 #funny #萌娃 #搞笑#cutebaby可爱小甜甜
Переглядів 65 млн
1 сквиш тебе или 2 другому? 😌 #шортс #виола00:361 сквиш тебе или 2 другому? 😌 #шортс #виола
1 сквиш тебе или 2 другому? 😌 #шортс #виолаВИОЛА 🐰
Переглядів 1,6 млн
Легендарный вестерн | Боевик | Очень интересный | Фильм1:38:34Легендарный вестерн | Боевик | Очень интересный | Фильм
Легендарный вестерн | Боевик | Очень интересный | ФильмMultimania Kino
Переглядів 1,6 млн
"Якщо ми приймаємо європейські закони, то хай мені дадуть і пенсію європейську" #shortsvideo #пенсія00:52"Якщо ми приймаємо європейські закони, то хай мені дадуть і пенсію європейську" #shortsvideo #пенсія
"Якщо ми приймаємо європейські закони, то хай мені дадуть і пенсію європейську" #shortsvideo #пенсіяТРК Аверс
Переглядів 439 тис.
«Його били, а потім розстріляли» Як загинув Герой України Петро Федорчук.00:29«Його били, а потім розстріляли» Як загинув Герой України Петро Федорчук.
«Його били, а потім розстріляли» Як загинув Герой України Петро Федорчук.Суспільне Івано-Франківськ
Переглядів 715 тис.