【2019/04/25】先進製程到了盡頭？先進2.5D與3D立體封裝技術發展與應用～
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- Опубліковано 8 вер 2024
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※此影片為2019/04/25 臉書直播影片。
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先從基地台怎麼組成，再來看5G的趨勢！
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#CoWoS #SiP #系統單封裝 #晶圓級封裝 #WLP #2.5D #3D #封裝
剛剛試著查查看曲博兩年前在哪邊講「先進製程2028可能供過於求」，然後找到這集。
我覺得這集的主題很有趣~
然後也覺得如日月光之類的封裝廠，我在想他們要跑去做晶元級封裝可能有點難──但如果他們把定位放在「支援3D封裝」呢？
看的出來，到了3D封裝這個層級之後最大的問題之一必然包含散熱──看看現在最頂配的電腦設備就知道了，CPU裝塔扇，記憶體也要散熱片。
而如果不是為了追求更高的效能，3D封裝也就沒有義意了。
所以我相信不論在3D封裝疊晶片的時候本身怎麼做，到了最後一定會需要一個介質來幫忙把熱再進一步導到更大的平面上，以便後面續接其他散熱系統。
這樣子後續的散熱也才可以運作。
我想應該不會有人想把桌機的塔扇直接壓在只做晶元級封裝的晶片上吧？
感覺一個不小心幾萬元就會直接報銷了。
所以可以預期在3D封裝後面一定還會有一個用來幫助散熱和防止晶片因為外力受損的封裝。
也許未來會叫作散熱封裝或大封裝也不一定。
目的是讓後續的散熱變得更容易和可以被實現，同時也能確保這些3D封裝的晶片不會因為外力而受損/位移，能夠始終保持一個整體。
而這個散熱封裝的部份感覺比較是這些封裝廠能做且容易做的事情。
如果同樣的東西放到晶元廠，可能會需要增加大量不必要的設備和產線才能做到。
但放在封裝廠可能對他們而言就只是修改調整部份設備就可以做到的事情。
謝謝！
謝謝你的支持！
我補充一下, 一般封裝業界稱的CSP是Chip Scale Package, 指晶片大小與Package接近者都以此稱之, 大概定義Die在Package裡的比例80%以上, 只是講歸講, 沒在80%以上依然有很多人這樣叫就是了, 不過至少都是Flip chip, 因為wire bonding base就明顯比例小很多, 不會叫CSP, 另外3DIC封裝至少也喊十年了, 其實早就可以做, 只是有個蠻根本問題不好解決, 就是散熱, 這也是為什麼要有2.5D的原因, 透過silicon interposer, 2.5D能提升更好的良率及散熱能力, 而全數垂直堆疊的3D封裝, 積熱將不易散出, 所以比較合適功耗較低的晶片, 然後, 每一世代的AP, Mobile RAM, 都幾乎把該wafer node的效能做到最大, 主要是為了追求運算速度, 如此條件下又限定了3D封裝的可行性, 個人認為, 除非Silicon base材料大變化, 使半導體晶片本身的熱導也提升, 否則頭一個3D封裝量產的產品, 會變成只是宣示性指標產品, 而功耗能效並不傑出, 且反突增成本, 這也是為什麼近期更好的TIM材料開發又開始變重要的原因
另外, 2.5D也只適合在非行動裝置, 必竟2.5D是side by side 封裝, 尺寸必然變大, 不適合元件都要越來越微小化的手持裝置
哇～你的說明非常專業，是業界專家，可以到知識力平台上發文唷！www.ansforce.com
怕其他網友不知道，我補充一下，TIM是指熱介面材料(Thermal Interface Material)，包含散熱片、相變片、散熱膏、間隙填充物、散熱黏合劑等，這些確實最近又開始變得重要。
我是近幾年剛接觸到3D/FO封裝的工程師, 看到前輩講的這一段簡直濃縮了我學習了好幾個月的精華...
但其實有一個很基本的問題我一直想不透, 希望前輩與曲博能協助解惑
就是TSI的TSV就只是貫穿Si wafer垂直的一個個孔, 並非像RDL有重佈配線的功能, 那究竟為何還需要TSI, 而非直接連接到下一層Wafer or Sub就好呢? 除了幫助散熱是否還有其他優勢呢?
先謝謝大神們!!
@@wangsimon9745 PCB base的substrate CTE太高啦, 只能TSI把pitch拉大, 把應力更分散點!
Is sumsong also have 3 d packaging ?
當然有，先進製程已經遇到瓶頸，先進封裝是必走的路，三星的先進封裝稱為X-cube，可以參考這個新聞：
udn.com/news/story/7086/4783412
好好看的節目
謝謝你！
可以根据现在的情况在讲解下封装吗？谢谢
講解非常清楚，謝謝曲博
曲博超棒‼‼
講的太清楚了!!!! 超高知識量的影片!!!!
曲老師好，想問曲老師EUV波長大約為13.8nm 能製造線寬是否為7nm?
搭配self align quadratic patterning technology 不是應該能到2奈米嗎
我知道EUV不適合immersion所以我沒考慮水折射率的推算大約是1.8左右 想問曲博老師提到3奈米極限的部分
EUV波長大約為13.5nm能製造線寬是7奈米以下，包括5奈米和3奈米，我記得10奈米以下就是用Self-align quadratic patterning的技術了，意思是用了這個技術才做到7奈米，因此沒有所謂＜再用＞。EUV不適合Immersion是因為水會吸收EUV，不只水會吸收，石英、空氣都會吸收，因此EUV必須使用反射式光罩和透鏡，可以參考這個影片：
ua-cam.com/video/_mgD4HTR2GA/v-deo.html
好的 謝謝曲博老師🙏🙏🙏🙏會在想讀這個影片！
解釋得非常清楚 !
很棒~可惜沒有字幕
如果矽中介立起來垂直放，晶粒水平放，然後這一片片再垂疊一起，直這樣就不用穿孔，會不會比較簡單？
我聽不懂，矽中介板立起來垂直放，晶粒怎麼水平放？還是要穿孔呀！不然怎麼把線路連接起來？
假設矽中介板像鋁鰭一樣一堆垂直立面一個水平面，晶粒就貼在垂直鰭片上
3DIC是卡专利优先
感覺上是縮減了水平向的封裝面積，但是相對在"厚度"上愈來愈厚，將來3C產品會變厚嗎？
CoWoS或InFO晶片的厚度原本都減薄到只有100微米，多堆幾片也沒多厚多少的。
內容讚！
好讚 感謝！！
用充氦气的飞艇也许更胜一筹。
所以台積電股票又要多買了
真的到盡頭了嗎⋯⋯
除非應用材料有重大突破且良率到達(兩者兼顧) 不然無法取代矽基材料喔
HBM和HBM2显存不都是已经商用的3D封装吗？还有今年要上市的高通X55和苹果A14不都是基于台积电的5nm制程吗？ 这个视频是什么时候录的啊？
此影片為2019/04/25 臉書直播影片。
在業界, 我們指的3DIC封裝都是指相異的晶片做垂直堆疊封裝, 而不是單一種晶片做堆疊, 就像flash memory, 2/4/8/16層堆疊, 也不會有業界的人叫它是3D封裝, 這行就是這樣, 定義還是有些細節的差異
Owen Chang 谢谢解释，主要是 20:30 处所给的3D封装示例就是HBM2的堆叠方式，而且理论上来说的话HBM2也是控制器和内存晶体上下堆叠的，也可以理解为“不同制程的硅晶体相互堆叠”
HBM和HBM2都是3D封裝沒錯，感謝各位先進協助說明。
衛星通訊那個說的是星鏈計畫吧，如果真的不可能，馬斯克為何要搞這計畫？還是人家只是想做慈善？
很多國家是地廣人稀, 基地台覆蓋率不高, 此時衛星基地台就可補足這塊, 但是成本很高, 所以只是給特定場合及人士使用. 如果你都是在都市活動, 那衛星基地台就只是炫富而已. 可參見"銥計畫"
Yah講得好，不是不可能，在某些郊外沒有基地台的地方，需要衛星補足，不過手機是不可能直接和衛星通訊的，所以星鏈計畫我認為主要是為了自駕車而發展的。
光想到每個人造衛星要負擔到數百萬甚至千萬的點對點通訊，想想確實也不現實
有說明過接收衛星信號要特殊裝置 主要是給地廣人稀的地方不需拉光纖就可以聯網 這部分人口都納入也是很可觀的 甚至有些未發達國家可能都可以合作減少建置成本
如果每台Tesla 車子都能直接跟衛星通訊，又能像地面基地台一樣供給地面小型通訊設備使用，這樣整個通訊涵蓋範圍就都沒死角了。😀
謝謝！
謝謝你的支持！