17:54 - а точно 10 состояний? Состояния с 0 по 8 - это 9 состояний, а при равенстве счетчика 9 его значение сбрасывается на 0. Или я что-то не так понимаю? ...а-а-а-а, так получается что состояние счетчика с 9 на 0 сменится только на следующем такте?
reg - это тип данных, обозначающий 0 или 1 логическую. В новой версии языка SystemVerilog его название заменили на logic. Это никакой не регистр, а тип данных, который будет на выходе данного d-триггера.
Отчасти вы правы, и использование reg не обязательно приводит к появлению D-триггера в схеме. Просто в этой лекции нужно было объяснить разницу между reg и уже изученным ключевым словом wire, поэтому пришлось несколько упростить реальное положение дел. В следующих лекциях этот вопрос прояснен. Кроме того, в курсе я стараюсь не использовать термин "тип данных", чтобы у студентов не возникала путаница с языками программирования.
Замечание 2. Wire - тип данных по умолчанию (если другой не обозначен для данного сигнала). Это может быть 0, 1, x- неопределенное состояние, z- запрещенное. Если взять любую ПЛИС и написать банально присваивание значения входа на выход ножки, подключенной к светодиоду, очевидно будет что он будет гореть если ничего никуда не подключено и если типы данных не указаны по умолчанию (когда на все ножки, во избежание короткого замыкания мы подаем значение напряжения неопределенного состояния). Далее - если указать при этом тип данных логический, то светодиод уже гореть при этом не будет, когда вход одной ножки никуда не подключен и висит в воздухе.
За видео - спасибо. Но дикция отвратительная. Ну зачем это чавканье? Зачем глотать половину слов? И, в конце концов, можно же выспаться до записи видео!!!!
Спасибо тебе, Добрый человек)
Слишком быстрый перескок от бистабильной схемы к D триггеру
(опущены RS latch -> D Latch )
на 7:50 как раз показан D Latch, к слову
Курс не по цифровой схемотехнике, а по FPGA и Verilog
Здравствуйте! Можете сделать таймер
17:54 - а точно 10 состояний? Состояния с 0 по 8 - это 9 состояний, а при равенстве счетчика 9 его значение сбрасывается на 0. Или я что-то не так понимаю? ...а-а-а-а, так получается что состояние счетчика с 9 на 0 сменится только на следующем такте?
Да, счётчик проведет 1 такт в состоянии 9 (как собственно и в других состояниях). Таким образом их всего 10, а период сигнала стал в 10 раз больше.
reg - это тип данных, обозначающий 0 или 1 логическую. В новой версии языка SystemVerilog его название заменили на logic. Это никакой не регистр, а тип данных, который будет на выходе данного d-триггера.
Отчасти вы правы, и использование reg не обязательно приводит к появлению D-триггера в схеме. Просто в этой лекции нужно было объяснить разницу между reg и уже изученным ключевым словом wire, поэтому пришлось несколько упростить реальное положение дел. В следующих лекциях этот вопрос прояснен. Кроме того, в курсе я стараюсь не использовать термин "тип данных", чтобы у студентов не возникала путаница с языками программирования.
Замечание 2. Wire - тип данных по умолчанию (если другой не обозначен для данного сигнала). Это может быть 0, 1, x- неопределенное состояние, z- запрещенное. Если взять любую ПЛИС и написать банально присваивание значения входа на выход ножки, подключенной к светодиоду, очевидно будет что он будет гореть если ничего никуда не подключено и если типы данных не указаны по умолчанию (когда на все ножки, во избежание короткого замыкания мы подаем значение напряжения неопределенного состояния). Далее - если указать при этом тип данных логический, то светодиод уже гореть при этом не будет, когда вход одной ножки никуда не подключен и висит в воздухе.
Если указать reg с initial знанием 1, то гореть будет.
За видео - спасибо.
Но дикция отвратительная.
Ну зачем это чавканье? Зачем глотать половину слов?
И, в конце концов, можно же выспаться до записи видео!!!!
Зачем так чавкать?????
В чем смысл??
Давайте Си верилог шляпа
Давайте без давайте