SystemVerilog Scheduling Semantics

Поділитися
Вставка
  • Опубліковано 28 січ 2025

КОМЕНТАРІ • 2

  • @vinodsake
    @vinodsake 7 років тому

    If we mention input #delay, it means that scheduler should schedule delay time before the clocking event occurs. So input #5 should be sampled at #165. but why is it scheduled at #170?

    • @narendrak2974
      @narendrak2974 3 роки тому

      may be one posedge #5 and neg edge #5 becomes 10 units