6T SRAM에 대해서 말씀해 주셨는데 보통 싱글포트 SRAM이라고 부르고, 이 외에 dual 포트나 two 포트 SRAM 도 있습니다. SRAM을 읽을 때 빗라인에 2를 걸어주셨는데 보통은 그냥 1을 걸고 (프리차지) 센스앰프에 이 빗라인들을 연결하여 전위차를 증폭시키는 방식으로 값을 읽습니다. 값을 쓸 때도 빗라인의 값에 의해서 저장하는 값이 바로 결정된다고 설명해 주셨지만, 쓰기 동작의 경우 기존에 저장된 값을 반전시켜야 하기 때문에 노드에 저장된 전하를 0이 걸린 빗라인을 통해 빼준다고 생각해야 합니다.
SRAM을 읽을 때 질문이 있습니다 BL과 BLC에 같은 전압 2를 걸어줄 때, 양쪽에 저장된값이 각각 1,0이면 2에서 1로, 2에서 0으로 전하가 이동하는 속도가 다른 것을 구별해서 빠른쪽이 0 느린쪽이 1이라 하신게 맞나요? 그러면 이 빠르고 느린 속도를 직접 비교할 수 있는지, 아니면 전하 속도와 관계있는 드레인 전류의 크기 등으로 간접적으로 비교하는건지 궁금합니다.
안녕하세요, SRAM 구조를 보면서 궁금한게 있어서요.. 다른 해외 유튜브나 구글링을 하면 SRAM의 안쪽 4개 TR의 Gate가 향하는 방향이 안쪽을 향하던데 여기선 gate가 바깥쪽으로 되어서 해당 방향의 BL과 연결이 되는데 어느것이 맞는건지 궁금합니다. 다르다면 다르게 쓰이는 이유도 궁금하구요.
만약 1이 저장되어있는 상태라면, 전자를 끌어오는데 더 높은 전압이 필요하다는 말입니다. 그래서 0일때보다 더 높은 전압을 걸어주어야 '반전층(채널)'이라는 것이 형성이 되고 소스와 드레인 사이로 전류가 흐를 수 있게 됩니다. 반전층이 형성될만큼 게이트에 전압이 걸리지 않는다면, 드레인에 아무리 높은 전압을 걸어주더라도 통로가 없기 때문에 전류가 흐르지 않습니다.
안녕하세요 고등학교 재학중인 학생입니다. 영상을 보던 중 궁금한 점이 있어서 질문 남깁니다. DRAM에 1이라는 정보를 저장할 때 writing 과정에서 capacitor에 충전된 전하가 reading 과정에서 방전되면서 아랫쪽 capacitor의 전압이 변하는 것 같은데, 혹시 저장된 정보가 사라지게 되는건가요? 만약 아니라면 그 이유가 무엇인가요?
@@eunseong727 반갑습니다. 고등학생이 벌써 DRAM에 대해 공부하시다니 대단하시네요~ reading 과정에서 cap에 저장되어있던 전하는 Bit line 으로 흘러들어가서 bit line Cap의 용량을 0.5Vdd보다 높이게 되겠죠? 그렇게되면 Bit line 쪽에 Sense Amplifier가 존재하는데, 이 Sense Amplifier가 Bit line cap의 전하 변화를 감지하고 Bit line이 0.5Vdd보다 높아짐을 감지하면 Bit line의 전압을 Vdd를 바꿔주고, 0.5Vdd보다 낮아짐을 감지하면 Bit line 전압을 ground로 바꿔줍니다. 그리고 이 상태에서 Bit line 에서 Read가 이루어지니까 Vdd 또는 Ground가 Read 되는거구요, 그리고 그 Bit line 전압이 MOSFET에 달려있던 Cap으로 이어지므로 다시 Vdd로 충전되게 됩니다. 읽을때 뿐만 아니라, Cap은 시간이 지남에 따라 전하를 잃게되는데 그래서 주기적으로 Refresh(다시 원래의 전하로 만들어 주는 과정)을 거쳐야 하므로 전원이 끊어지면 그 때, 저장된 정보를 잃게 되는겁니다. 또 궁금한점 있으시면 언제든지 질문 해 주세요!
저 학교에서 주최하는 프로그램에서 1, 2, 3학년이 모두 볼 수 있는 반도체에 대한 전반적인 내용과 dram의 작동방식에 대해서 간단하게 설명하는 영상을 제작하여 올리려고 하는데요, 혹시 이 영상 내의 내용을 참고해서 만들어도 될까요? 참고 영상과 자료에 대한 출처는 명확하게 남기도록 하겠습니다!!
NAND flash 질문 있습니다. 13:19 FG(Floating Gate, SiN)에 전자가 있으면 공핍층(설명상의 Si 기판)의 전자를 밀어내므로 해당 영역의 전자 밀도가 낮아져 Id(Drain Current)가 흐르지 못하고, 결과적으로 0인 상태로 읽게 되는 것으로 알고 있습니다. 반대로 Vg를 높게 가해 FN tunneling으로 공핍층을 전자로 채우면 Id가 흐를 수 있게 되어, 결과적으로 1인 상태로 읽게 되는 것으로요. 13:39에 정리된 내용을 보면 전자 부분만 제가 알고 있는 것과 반대라서.. 혹시 제가 어떻게 잘못 알고 있는 것인지 지적해주실 수 있을까요? (처음엔 +전하를 기준으로 설명하신 줄 알았는데 전자 얘기 듣고 질문드립니다.)
읽을때 가해주는 Vg와 쓸때 가해주는 Vg를 조금 헷갈려하시는것 같은데, FN 터널링을 이용하여 전자를 빼고 넣을때는 전류의 흐름 여부를 확인할 필요가 없습니다. 쓰는 과정이기 때문이죠. FN터널링을 이용하여 전자를 나이트라이드에 가두어두거나 빼는 작업을 할때 Vg는 20V 가량의 높은 전압을 걸어줍니다. 그리고 그로 인해 두 가지 (1,0)을 구분할 수 있는 Vt가 생겨나는데 , 이 Vt값이 얼마인지 구분하기 위해 적절한 Vg를 걸어주어 전류 흐름 여부를 확인하는 과정이 읽기 과정입니다. 이해가 되셨나요?
@@turbo950ful 아 제가 0,1 상태 설명할 때 Vg를 모로하게 언급했네요. 그리고 Vt가 낮은 것이 전류가 흐른다는 걸 조금 혼동한 것 같습니다. 네, 말씀하신 내용은 이해하고 있습니다. Vg를 강하게 걸어주어 SONOS의 4번째층 O에 강한 전위차를 형성해 FN 터널링을 발생시키는 것이 전자를 FG에서 Si기판으로 빼내는 과정이고, 반대로 5번째층 S 방향에서 전압을 주어 전자를 FG로 밀어넣는 과정이 NAND cell 전체를 지우는 과정인 것으로 이해했습니다. 위 과정이 쓰기 과정이라면, 이렇게 FG에 전자가 충전되어있는지 여부에 따라 읽기용 Vg를 가했을 때의 Id를 통해 Vt를 알아내고 0,1 여부를 판단하는 것이 읽는 과정인 것으로 이해했습니다. 다만 FG에 전자가 채워져 Vt가 높으면 Id가 작으므로 0 상태 전자가 없어 Vt가 낮으면 Id가 크므로 1 상태 인 것 같은데.. 거꾸로 알고있나 싶어서 질문 드린 것입니다. 0,1이 반전된 것 아닌가요?
@@Nei_11 NMOS는 Body가 Ptype으로 도핑된 MOSFET으로 기본적으로 Hole이 다수캐리어입니다. 여기서 gate에 높은 양의 전압을 걸어주게되면 그 Hole이 밀려나고 gate가까이로 전자들이 몰려들면서 전류가 흐를 수 있는 통로가 형성되는 원리입니다. 반대로 PMOS의 body는 Ntype으로 전자가 다수캐리어고 강한 음의 전압을 걸어주면 전자가 밀려나고 gate 가까이에 Hole이 몰려들면서 전류가 흐르는 원리입니다. 위의 CMOS는 PMOS와 NMOS 가 연결된 소자로 PMOS의 Source에 High, NMOS의 Source에 ground를 걸고 drain을 공통으로 묶어서 Output으로 연결한 소자입니다. 여기서 CMOS의 Input에 High가 들어오게되면 NMOS만 채널이 형성되면서 NMOS의 source와 drain이 연결되겠죠? 그럼 Ground 전압이 Output으로 나올겁니다. 반대로 input에 Low가 들어오면 PMOS만 채널이 형성되면서 High가 Output으로 나옵니다. 쉽게 High:1 / Low:0 로 가정했을 때, input에 1 -> NMOS 켜짐, PMOS 꺼짐 -> output : 0 input에 0 -> NMOS 꺼짐, PMOS 켜짐 -> output : 1 입니다. 제 답변을 보시고도 이해가 안되시면 책의 내용을 말씀 해 주시면 다시 설명 해 드릴게요.
@@turbo950ful 왼쪽 단자에 논리 '0' 오른쪽 단자에 논리 '1'이 저장되어 있다고 가정할때, 왼쪽 아래와 오른쪽 위의 트랜지스터는 'ON' 상태, 왼쪽 위와 오른쪽 아래의 트랜지스터는 'OFF' 상태라고 적혀있습니다! 책에서 말하는 '단자에 저장된 논리'랑 같은게 output 인걸까요 ..?
전자가 floating gate에 저장되어있다면 반발력때문에 contol gate의 힘으로 전자를 채널로 끌어오기가 더 힘들겠죠? 그래서Vt가 높다고 이해하시면 될거같아요. 그럼 상대적으로 0일땐 Vt가 낮을텐데 이를 구분하기 위해서 그 사이값 정도의 전압을 걸어주어서 전류가 흐른다면 걸어준 전류가 Vt보다 높다는 말이 될 테고, floating gate엔 전하가 없었다는것을 알 수 있게 되는거죠!
![[반도체 소자] DRAM 동작원리](http://i.ytimg.com/vi/rWZzKy7XzZM/mqdefault.jpg)
![[반도체 소자] DRAM 동작원리](/img/tr.png)
6T SRAM에 대해서 말씀해 주셨는데 보통 싱글포트 SRAM이라고 부르고, 이 외에 dual 포트나 two 포트 SRAM 도 있습니다. SRAM을 읽을 때 빗라인에 2를 걸어주셨는데 보통은 그냥 1을 걸고 (프리차지) 센스앰프에 이 빗라인들을 연결하여 전위차를 증폭시키는 방식으로 값을 읽습니다. 값을 쓸 때도 빗라인의 값에 의해서 저장하는 값이 바로 결정된다고 설명해 주셨지만, 쓰기 동작의 경우 기존에 저장된 값을 반전시켜야 하기 때문에 노드에 저장된 전하를 0이 걸린 빗라인을 통해 빼준다고 생각해야 합니다.
댓글 감사합니다! 학부시절 배운 내용을 기반으로 설명했는데 최근엔 다른 구동방식도 있나보군요!
학부 내용은 현업과 차이가 있을 수 밖에 없죠. 학교에서 poly silicon gate 공정 배우고 입사했는데 회사에서는 이미 High-k metal gate 공정을 쓰고 있었지요. 그게 벌써 10년 전이네요..,
@@shawnjeong8386 맞습니다. 저도 현업에서 사용하는 기술에 대해서 배우고 싶었지만 학부에서 수업하시는 교수님들 대부분이 조금 예전의 기술 위주로 설명하셨네요.
시간가는줄 모르고 봤습니다!👍
토우몬님 항상 감사합니다!
잘 봤습니다. 그동안 셀 형태를 그림으로만 봐서 이해가 안 갔는데 하나하나 설명해 주니깐 도움이 많이 됩니다.
댓글 감사합니다:>
고급 정보 나눔 감사합니다!
진짜 전기전자공학도들은 대단한듯
돈주고 봐야할 영상을 공짜로 보는 것 같아 죄송하네요 항상 감사드려요!!!
후원계좌는...
멋있어요>< 저도 하트받고싶습니다...
💕
2:39초에서 bl에 high , blc에 low가 들어갔는데 각각에 맞는 nmos에도 high , low가 들어간 이유가 왼쪽 nmos를 기준으로 설명하면(bl쪽) 전류가 인버터 쪽으로 들어가게 되니 high인것인가요?
SRAM을 읽을 때 질문이 있습니다
BL과 BLC에 같은 전압 2를 걸어줄 때, 양쪽에 저장된값이 각각 1,0이면
2에서 1로, 2에서 0으로 전하가 이동하는 속도가 다른 것을 구별해서 빠른쪽이 0 느린쪽이 1이라 하신게 맞나요?
그러면 이 빠르고 느린 속도를 직접 비교할 수 있는지, 아니면 전하 속도와 관계있는 드레인 전류의 크기 등으로 간접적으로 비교하는건지 궁금합니다.
좋은 영상 감사합니다!
제가 더 감사합니다👍
read를 할때, 충전하는지 캡이 방전하는지를 통해 1인지 0인지 인지 하신다고 말씀하셨는데, 전류의 방향을 통해 read하는 건지 궁금합니다.
낼모레 삼전면접인데 감사합니다....
합격👍👍👍
직무 평타치고 왔습니다 형님
@@cch4293 고생하셨어요! 좋은 결과 있으셨으면 좋겠어요ㅎㅎ
안녕하세요, SRAM 구조를 보면서 궁금한게 있어서요.. 다른 해외 유튜브나 구글링을 하면 SRAM의 안쪽 4개 TR의 Gate가 향하는 방향이 안쪽을 향하던데 여기선 gate가 바깥쪽으로 되어서 해당 방향의 BL과 연결이 되는데 어느것이 맞는건지 궁금합니다. 다르다면 다르게 쓰이는 이유도 궁금하구요.
다시 보시면 그게 그거입니다!
12:25 게이트에 높은 전압을 걸어주면 안전층? 형성시키는데 그 이유가 뭐에요? 플로팅 게이트에 있던 전자는 어떻게 되고 source에서 drain으로 전자는 어떻게 이동하는거에요 ???
만약 1이 저장되어있는 상태라면, 전자를 끌어오는데 더 높은 전압이 필요하다는 말입니다. 그래서 0일때보다 더 높은 전압을 걸어주어야 '반전층(채널)'이라는 것이 형성이 되고 소스와 드레인 사이로 전류가 흐를 수 있게 됩니다. 반전층이 형성될만큼 게이트에 전압이 걸리지 않는다면, 드레인에 아무리 높은 전압을 걸어주더라도 통로가 없기 때문에 전류가 흐르지 않습니다.
5nano공정으로 생산한다고 할때는 무엇을 5나노를 생산하는것입니까
gate length 입니다.
따봉
SRAM에서 Vdd는 양 CMOS 드레인에 공급하는 전압이 맞죠??
안녕하세요 고등학교 재학중인 학생입니다. 영상을 보던 중 궁금한 점이 있어서 질문 남깁니다. DRAM에 1이라는 정보를 저장할 때 writing 과정에서 capacitor에 충전된 전하가 reading 과정에서 방전되면서 아랫쪽 capacitor의 전압이 변하는 것 같은데, 혹시 저장된 정보가 사라지게 되는건가요? 만약 아니라면 그 이유가 무엇인가요?
영상은 정말 잘 보았습니다! DRAM 동작 원리에 대한 영상들을 찾아보고 있었는데 가장 명쾌하고 쉽게 설명해 주신 것 같아요!! 감사합니다
@@eunseong727 반갑습니다. 고등학생이 벌써 DRAM에 대해 공부하시다니 대단하시네요~
reading 과정에서 cap에 저장되어있던 전하는 Bit line 으로 흘러들어가서 bit line Cap의 용량을 0.5Vdd보다 높이게 되겠죠? 그렇게되면 Bit line 쪽에 Sense Amplifier가 존재하는데, 이 Sense Amplifier가 Bit line cap의 전하 변화를 감지하고 Bit line이 0.5Vdd보다 높아짐을 감지하면 Bit line의 전압을 Vdd를 바꿔주고, 0.5Vdd보다 낮아짐을 감지하면 Bit line 전압을 ground로 바꿔줍니다.
그리고 이 상태에서 Bit line 에서 Read가 이루어지니까 Vdd 또는 Ground가 Read 되는거구요, 그리고 그 Bit line 전압이 MOSFET에 달려있던 Cap으로 이어지므로 다시 Vdd로 충전되게 됩니다.
읽을때 뿐만 아니라, Cap은 시간이 지남에 따라 전하를 잃게되는데 그래서 주기적으로 Refresh(다시 원래의 전하로 만들어 주는 과정)을 거쳐야 하므로 전원이 끊어지면 그 때, 저장된 정보를 잃게 되는겁니다.
또 궁금한점 있으시면 언제든지 질문 해 주세요!
아하 다른 장치가 또 있었군요 친절한 답변 감사드려요!!😳
저 학교에서 주최하는 프로그램에서 1, 2, 3학년이 모두 볼 수 있는 반도체에 대한 전반적인 내용과 dram의 작동방식에 대해서 간단하게 설명하는 영상을 제작하여 올리려고 하는데요, 혹시 이 영상 내의 내용을 참고해서 만들어도 될까요? 참고 영상과 자료에 대한 출처는 명확하게 남기도록 하겠습니다!!
@@eunseong727 물론입니다! 준비하시는 것 잘 되셨으면 좋겠네요ㅎㅎ 준비하시다가 잘 모르겠는 부분 있으시면 언제든지 댓글주세요!
NAND flash 질문 있습니다. 13:19
FG(Floating Gate, SiN)에 전자가 있으면 공핍층(설명상의 Si 기판)의 전자를 밀어내므로 해당 영역의 전자 밀도가 낮아져 Id(Drain Current)가 흐르지 못하고, 결과적으로 0인 상태로 읽게 되는 것으로 알고 있습니다.
반대로 Vg를 높게 가해 FN tunneling으로 공핍층을 전자로 채우면 Id가 흐를 수 있게 되어, 결과적으로 1인 상태로 읽게 되는 것으로요.
13:39에 정리된 내용을 보면 전자 부분만 제가 알고 있는 것과 반대라서.. 혹시 제가 어떻게 잘못 알고 있는 것인지 지적해주실 수 있을까요?
(처음엔 +전하를 기준으로 설명하신 줄 알았는데 전자 얘기 듣고 질문드립니다.)
읽을때 가해주는 Vg와 쓸때 가해주는 Vg를 조금 헷갈려하시는것 같은데, FN 터널링을 이용하여 전자를 빼고 넣을때는 전류의 흐름 여부를 확인할 필요가 없습니다.
쓰는 과정이기 때문이죠. FN터널링을 이용하여 전자를 나이트라이드에 가두어두거나 빼는 작업을 할때 Vg는 20V 가량의 높은 전압을 걸어줍니다. 그리고 그로 인해 두 가지 (1,0)을 구분할 수 있는 Vt가 생겨나는데
, 이 Vt값이 얼마인지 구분하기 위해 적절한 Vg를 걸어주어 전류 흐름 여부를 확인하는 과정이 읽기 과정입니다.
이해가 되셨나요?
@@turbo950ful 아 제가 0,1 상태 설명할 때 Vg를 모로하게 언급했네요. 그리고 Vt가 낮은 것이 전류가 흐른다는 걸 조금 혼동한 것 같습니다.
네, 말씀하신 내용은 이해하고 있습니다.
Vg를 강하게 걸어주어 SONOS의 4번째층 O에 강한 전위차를 형성해 FN 터널링을 발생시키는 것이 전자를 FG에서 Si기판으로 빼내는 과정이고,
반대로 5번째층 S 방향에서 전압을 주어 전자를 FG로 밀어넣는 과정이 NAND cell 전체를 지우는 과정인 것으로 이해했습니다.
위 과정이 쓰기 과정이라면,
이렇게 FG에 전자가 충전되어있는지 여부에 따라 읽기용 Vg를 가했을 때의 Id를 통해 Vt를 알아내고 0,1 여부를 판단하는 것이 읽는 과정인 것으로 이해했습니다.
다만 FG에
전자가 채워져 Vt가 높으면 Id가 작으므로 0 상태
전자가 없어 Vt가 낮으면 Id가 크므로 1 상태
인 것 같은데.. 거꾸로 알고있나 싶어서 질문 드린 것입니다.
0,1이 반전된 것 아닌가요?
(다시 읽어보니 제가 생각에 빠져 질문을 쓰다 말았군요..ㅋㅋㅋ)
@@윤태웅-e6i Vt보다 Vg가 낮으면 Id가 작다는 표현도 맞지만 거의 흐르지 않는다라고 보시면 될 것 같아요~
전자가 있는것을 1로 하냐 0으로 하냐는 제조 회사마다 매커니즘이 다를 수도 있으니 꼭 외우려고 안하셔도 될거같아요. 다만 지원하시는 회사나 연구쪽에서 어떤것을 1로 보는지는 나중에 확인하시구요~
감사합미다
2:56 논리값이 각각 '1', '0'일 때 PMOS, NMOS가 꺼지는건 이유가 따로 있나요?? 아니면 그냥 외우면 되는건가요??
제가 보고 있는 책에서는 '1'일 때 NMOS가 꺼지고 '0'일 때 PMOS가 꺼지는 걸로 되어있어서 질문 남깁니다!
@@Nei_11
NMOS는 Body가 Ptype으로 도핑된 MOSFET으로 기본적으로 Hole이 다수캐리어입니다.
여기서 gate에 높은 양의 전압을 걸어주게되면 그 Hole이 밀려나고 gate가까이로 전자들이 몰려들면서 전류가 흐를 수 있는 통로가 형성되는 원리입니다.
반대로 PMOS의 body는 Ntype으로 전자가 다수캐리어고 강한 음의 전압을 걸어주면 전자가 밀려나고 gate 가까이에 Hole이 몰려들면서 전류가 흐르는 원리입니다.
위의 CMOS는 PMOS와 NMOS 가 연결된 소자로 PMOS의 Source에 High, NMOS의 Source에 ground를 걸고 drain을 공통으로 묶어서 Output으로 연결한 소자입니다.
여기서 CMOS의 Input에 High가 들어오게되면 NMOS만 채널이 형성되면서 NMOS의 source와 drain이 연결되겠죠? 그럼 Ground 전압이 Output으로 나올겁니다.
반대로 input에 Low가 들어오면 PMOS만 채널이 형성되면서 High가 Output으로 나옵니다.
쉽게 High:1 / Low:0 로 가정했을 때,
input에 1 -> NMOS 켜짐, PMOS 꺼짐 -> output : 0
input에 0 -> NMOS 꺼짐, PMOS 켜짐 -> output : 1
입니다.
제 답변을 보시고도 이해가 안되시면 책의 내용을 말씀 해 주시면 다시 설명 해 드릴게요.
@@turbo950ful 왼쪽 단자에 논리 '0' 오른쪽 단자에 논리 '1'이 저장되어 있다고 가정할때,
왼쪽 아래와 오른쪽 위의 트랜지스터는 'ON' 상태,
왼쪽 위와 오른쪽 아래의 트랜지스터는 'OFF' 상태라고 적혀있습니다!
책에서 말하는 '단자에 저장된 논리'랑 같은게 output 인걸까요 ..?
@@Nei_11 네 보시는 책에선 NMOS와 PMOS가 연결된 부분(=output)을 가리키는것 같습니다. 이 점 숙지하시고 영상 다시 보시면 이해가 가실 듯 합니다.
감사합니다ㅎㅎ
13:22 낸드플래시에서 전류의 흐름 말하는거죠 ?
근데 전류가 흐르면 왜 vt가 낮아서 0이에요 ???
전자가 floating gate에 저장되어있다면 반발력때문에 contol gate의 힘으로 전자를 채널로 끌어오기가 더 힘들겠죠? 그래서Vt가 높다고 이해하시면 될거같아요. 그럼 상대적으로 0일땐 Vt가 낮을텐데 이를 구분하기 위해서 그 사이값 정도의 전압을 걸어주어서 전류가 흐른다면 걸어준 전류가 Vt보다 높다는 말이 될 테고, floating gate엔 전하가 없었다는것을 알 수 있게 되는거죠!