FPGAs & Verilog 2015 - Circuitos secuenciales con Verilog - Hackeando Tec

[@funkahontas]

0:00 - Introducción y bienvenida a la lectura número 10.
0:22 - Conceptos asociados a circuitos secuenciales: memoria, sincronía, estados y eventos.
1:07 - Circuitos secuenciales desde el punto de vista de HDL y la sentencia Always en Verilog.
2:33 - Importancia de la sincronización en los procesos y la sentencia Always.
4:07 - Diferencia entre Flip-Flop y Latch: celdas de memoria asíncrona y síncrona.
5:27 - Ejemplo de Latch en Verilog: declaración y funcionamiento.
7:32 - Ejemplo de Flip-Flop en Verilog: declaración y funcionamiento.
9:41 - Creación de un proyecto en la herramienta de diseño: "secuencial".
10:47 - Agregar nuevo módulo Verilog llamado "latch" al proyecto.
12:37 - Resolución de error en el código y proceso de síntesis del circuito.

[@LuisGonzalezLugo]

Igual quiero agradecer por el curso, el material es muy valioso!

[@HackeandoTecnologia]

Gracias, tambien nos puedes ayudar compartiendo los videos eso de verdad nos ayuda. Saludos

[@hansktube]

Si lo que estabas buscando era hacer un latch, por que agregaste el else ?
ahi lo que realmente hiciste lo puedes ver como una and bit a bit de enable con d
o un multiplexor con entradas 0 y d y selector enable
algo como assign q = (enable)? d : 4'b0;
Gracias por los videos :)

[@nilbaltimore]

Si no pones else, en la transición de enable desde 1 a 0 pasaría la entrada a la salida.

[@fernandoenriqueurpequedela9399]

@@nilbaltimore buenas tardes, pero me parece que la idea era de q cuando enable sea 0, se mantenga el valor guardado en el q anterior? o estoy equivocado?

[@LuisGonzalezLugo]

Consulta: para el caso del latch, ¿porqué se incluye "d" como variable sensitiva en la sentencia always?

[@HackeandoTecnologia]

D es una señal que puede variar con el tiempo. Lo mejor es agregarla aunque no sirva para control. Saludos